fpga0092 基于vhdl的数字秒表设计

研究内容：设计一款基于VHDL的数字秒表，设计在开发软件Quartus II进行入编译、仿真，运用VHDL硬件描述语言在实验开发板上实现秒表的整体设计。 

数字秒表计时范围为00:00:00 – 99:59:59，首先需要获得一个比较精确的计时基准信号，这里是周期为1/100s的计时脉冲。其次，除了对每一计数器需设置清零信号输入外，还需在6个计数器设置时钟使能信号，即计时允许信号，以便作为秒表的计时起停控制开关。

解决的问题 ： 

1．计时器的设计功能： 

(1) 计时器能显示1/100s的时间，时钟脉冲频率是1KHz; 

(2)  计时器计时长度是00:00:00 – 99:99:99； 

(3) 设置有复位和启/停开关，可以进行复位和控制计时进程。

 2．设计基于VHDL的1/100s计时器，要求： 

(1) 阅读EDA,FPGA,VHDL数字登录的相关的论文，系统地了解用VHDL设计数字秒表的相关知识、原理、步骤、目的、意义。 

(2) 掌握数字秒表设计的步骤，系统逻辑功能的确定——系统的描述——算法的设计——电路结构的选择——电路的实现。 

(3) 掌握Quartus II软件平台的应用和操作，学会用软件设计并模拟仿真电路，按照要求实现的功能去设计数字秒表。

3．拟采用的研究方法 

用VHDL设计1/100s计时器，采用以下研究方法： 

(1)  确定系统的逻辑功能，建立算法流程，选择电路结构，确定设计电路所需要的数据处理和控制模块。 

(2) 在Quartus II软件平台采用图形输入和文本输入混合方式建立描述文件，图形输入表明系统的组成，并给出各模块的连线关系，文本输入确定各个模块的端口和功能。 

(3) 用编译器将顶层图形输入文件和VHDL输入文件结合并编译，模拟仿真校验设计后，生成设计文件